专利名称：半导体元件的制作方法
技术领域：
本发明涉及一种半导体元件。
背景技术：
上下电极结构的功率半导体元件通常在芯片的上表面和下表面具有电极，在截止状态下，向上部电极施加负电压，向下部电极施加正电压。
在η沟道型结构的功率半导体元件中，通常在下部电极上设置有η型漏极层，在η型漏极层上设置有η型漂移层，在η型漂移层上设置有形成有沟道的p型基底(base)层(p型体(body)层)。在p型基底层的表面设置有与上部电极连接的η型源极层。此外，设置有从η型源极层的表面贯通p型基底层而到达η型漂移层的沟槽。在沟槽内隔着栅极绝缘膜设置有栅极电扱。这种功率半导体元件通过进行沟槽栅极间距的细微化来提高沟道密度并减小导通电阻。但是，细微化是有限度的，难以进一歩降低导通电阻。在这种状况下，p型基底层内形成有晶格常数与p型基底层不同的半导体层的结构受到关注。若各半导体层中彼此的晶格常数不同，则p型基底层受到应力，p型基底层中的载流子流动性提高，导通电阻减小。但是，在这种功率半导体元件中，可能产生因由η型漂移层、p型基底层、η型源极层构成的寄生双极晶体管而导致的双极动作(bipolar action)。因此，在上下电极结构的功率半导体元件中，除了导通电阻低以外，还要求比抑制了双极动作的耐性更高的元件。
发明内容
本发明的实施方式提供ー种导通电阻低且耐性高的半导体元件。实施方式的一种半导体元件，包括第i导电型的第i半导体层;第i导电型的第2半导体层，设置在上述第i半导体层上，杂质浓度高于上述第i半导体层的杂质浓度；控制电极，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第i半导体层的第i沟槽内；含有sixgei_x或sixgeyc1^的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第i半导体层且隔着上述第2半导体层与上述第i沟槽邻接的第2沟槽内；第i主电极，与上述第i半导体层电连接；以及第2主电极，与上述第3半导体层连接。根据本发明的实施方式，能够提供ー种导通电阻低且耐性高的半导体元件。
图i是第i实施方式所涉及的半导体元件的示意图，图1(a)是俯视示意图，图1(b)是图1(a)的x-x’位置上的剖面示意图。图2是用于说明半导体元件的能带结构的图。图3是用于说明半导体元件的制造过程的剖面示意图。图4是用于说明半导体元件的制造过程的剖面示意图。图5是第i实施方式的第i变形例所涉及的半导体元件的剖面示意图。图6是第i实施方式的第2变形例所涉及的半导体元件的剖面示意图。
图7是第i实施方式的第3变形例所涉及的半导体元件的剖面示意图。图8是第2实施方式所涉及的半导体元件的剖面示意图。
图9是第3实施方式所涉及的半导体元件的剖面示意图。
具体实施例方式以下，參照
实施方式。在以下说明中，对同一部件标以同一符号，对说明过一次的部件适当省略其说明。(第i实施方式)图i是第i实施方式所涉及的半导体元件的示意图，图1(a)是俯视示意图，图1(b)是图1(a)的x-x’位置上的剖面示意图。图i所示的半导体元件ia是具有上下电极结构的功率半导体元件。在半导体元件ia中，在n 型的漏极层(drain layer) 10上设置有n_型的漂移层(第i半导体层)11。在漂移层11上设置有n 型的沟道层(第2半导体层)12。沟道层12的杂质浓度高于漂移层11的杂质浓度。在半导体元件ia中，第i沟槽(trench) 20从沟道层12的表面到达漂移层11。在第i沟槽20内，隔着栅极绝缘膜(绝缘膜)21设置有栅极电极(控制电极)22。在半导体元件ia中，第2沟槽30从沟道层12的表面到达漂移层11。第2沟槽30隔着沟道层12与第i沟槽20邻接。在第2沟槽30内，设置有含有sixgei_x或sixgeycny的p型的sige含有层(第3半导体层)31(0彡x< 1，o彡y < 1，x > y)。如图i (a)所示，第i沟槽20及第2沟槽30被设置为与沟道层12的表面平行的条状。sige含有层31与沟道层12邻接。sige含有层31的下表面与沟道层12的下表面为同一面。即，第i沟槽20以外的部分的漂移层11的表面平坦，在漂移层11的表面设置有sige含有层31和沟道层12。换言之，沟道层12设置于sige含有层31与栅极绝缘膜21之间的漂移层11的表面。在漏极层10上连接有漏极电极(第i主电极)50。从而，漏极电极50与漂移层11电连接。在sige含有层31上连接有源极电极(第2主电极)51。在源极电极51与栅极电极22、沟道层12及sige含有层31的一部分之间设置有层间绝缘膜60。漏极层10、漂移层11及沟道层12的主要成分为例如硅(si)。栅极绝缘膜21的材质为例如ニ氧化硅(sio2)。栅极电极22的材质为例如多晶硅(poly-si)。漏极电极50的材质为例如镍(ni)。源极电极51的材质为例如铝(al)。在实施方式中，也可以将n 型，η—型，η型称为第i导电型，将p型称为第2导电型。说明半导体元件ia的动作。
图2是用于说明半导体元件的能带结构的图。图2表示sige含有层31、沟道层12、栅极绝缘膜21及栅极电极22各自的能带结构。图2(a)表示栅极电极22为o(v)时的状态，图2(b)表示栅极电极22为阈值电压(v)时的状态。图2 (a)是半导体元件ia的截止状态，图2 (b)是半导体元件ia的导通状态。在源极电极51与漏极电极50之间,施加有使漏极电极50侧成为正电位的电压。通过对栅极电极22施加阈值电压(v)，sige含有层31与沟道层12之间被施加反向电压。例如，相对于沟道层12的电位，sige含有层31的电位成为“正( )”。由此，在图2(b)中，与图2(a)相比，耗尽层的厚度减小，在sige含有层31与沟道层12的接合界面产生带间隧道电流。即，从sige含有层31向沟道层12侧流过电子电流 。电子电流流过漂移层11内，到达漏极层10。一般情况下，在现有的上下电极结构的mosfet元件中，在基底层(体层)中形成反型沟道(inversion channel),从而使元件成为导通状态。但是,在半导体元件ia中，通过栅极电极22的电位控制带间隧道电流，使元件成为导通状态或成为截止状态。在半导体元件ia中，sige含有层31和沟道层12的接合界面与栅极电极22彼此相对置。因此，带间隧道电流相对于源极电极51与漏极电极50相对置的方向大致垂直地流动。由此，带间隧道电流难以受到在源极电极51与漏极电极50之间所施加的电压(源扱-漏极间电压)的影响。在半导体元件ia中，将产生带间隧道电流的接合界面与栅极电极22相对置，结果能够高效地向sige含有层31与沟道层12的接合界面传递基于栅极电极22的电压的调制。其结果，在半导体元件ia中，短沟道效应得以抑制。此外，能够通过栅极电压高精度地控制半导体元件ia的导通截止动作。此外，在半导体元件ia中，sige含有层31与沟道层12邻接。在沟道层12的主要成分为si吋，sige含有层31与si层的晶格常数不同，因此应カ施加到沟道层12上。由此，沟道层12内的载流子的流动性増大。因此，半导体元件ia的沟道层12的电阻进一歩成为低电阻。其结果，半导体元件ia的导通电阻(on resistance)进ー步减小。此外，在现有的mosfet中，在源极电极51与漏极层10之间设置有n 型的源极层、p型的基底层(体层)，但在半导体元件ia中，没有设置n 型的源极层、p型的基底层(体层)。因此，在半导体元件ia中不存在npn型的寄生双极晶体管。由此，在半导体元件ia中，寄生双极晶体管不动作。由此，在半导体元件ia中实现了高雪崩耐量。此外，sige含有层31与漂移层11或沟道层12的接合为异质结。sige含有层的带隙比si层的带隙窄。因此，在sige含有层31与漂移层11或沟道层12中，在价带侧产生能带不连续。由于该价带的能带不连续，因此从sige含有层31朝向漂移层11或沟道层12的空穴(hole)注入得以抑制。由此，在半导体元件ia中，使内置ニ极管(例如p型sige含有层31/n_型漂移层11)动作的情况下，多余的空穴注入被抑制，反向恢复(reverserecovery)时的充电(charge)减小。其结果，在半导体元件ia中，恢复(recovery)损失减少。此外，在半导体元件ia中，即使由于雪崩击穿而在沟槽20的下端附近产生空穴，如图1(b)的箭头所示，空穴h也高效地经由sige含有层31向源极电极51排出。说明半导体元件ia的制造过程。
图3及图4是用于说明半导体元件的制造过程的剖面示意图。如图3(a)所示，形成从下层开始层叠了漏极层10/漂移层11/沟道层12而成的半导体层叠体。漏极层10和漂移层11例如通过外延生长来形成。沟道层12例如通过外延生长或离子注入来形成。接着，在沟道层12的表面形成选择性地开ロ的掩模部件90。掩模部件90的材质为例如ニ氧化硅(sio2)。接着,如图3(b)所示,例如通过rie (reactive ion etching :反应性离子蚀刻)对从掩模部件90露出的沟道层12进行蚀刻。由此，形成第2沟槽30。接着，如图3(c)所示，在第2沟槽30内例如通过外延生长形成sige含有层31。此后，去除掩t吴部件90。 接着，如图4(a)所示，在沟道层12上及sige含有层31上形成选择性地开ロ的掩模部件91。掩模部件91的材质为例如ニ氧化硅(sio2)。接着，如图4 (b)所示，例如通过rie对从掩模部件91露出的沟道层12进行蚀刻。由此,形成第i沟槽20。接着，如图4(c)所示，通过热氧化在第i沟槽20中形成栅极绝缘膜21。进一歩，在栅极绝缘膜21上通过cvd (chemical vapor deposition :化学气相沉积)形成栅极电极22。此后，如图i所示，形成层间绝缘膜60、漏极电极50及源极电极51。由此，形成半导体元件ia。(第i实施方式的第i变形例)图5是第i实施方式的第i变形例所涉及的半导体元件的剖面示意图。图5所示的半导体元件ib的基本结构与半导体元件ia相同。但是，在半导体元件ib中，还从sige含有层31的表面到内部地设置有第3沟槽34。在第3沟槽34内设置有与第2主电极连接的接触层35。接触层35也可以是源极电极51的一部分。通过在sige含有层31内设置这种沟槽状的接触层35，在半导体元件ib中，与半导体元件ia相比，sige含有层31与源极电极51的接触电阻进ー步减小。(第i实施方式的第2变形例)
图6是第i实施方式的第2变形例所涉及的半导体元件的剖面示意图。图6所示的半导体元件ic的基本结构与半导体元件ia相同。但是，在半导体元件ic中，sige含有层31的下端31b位于比沟道层12的下端12b深的位置。sige含有层31的底面与漏极层10的表面之间的距离比沟道层12的底面与漏极层10的表面之间的距离短。若sige含有层31从漂移层11的表面插入到内部，则在漂移层11的一部分上也施加应力。这是因为，在漂移层11的主要成分为si吋，sige含有层31与si层的晶格常数不同。由此，漂移层11内的载流子的流动性増大。因此，半导体元件ic的漂移层11的电阻比半导体元件1a、1b的漂移层11的电阻低。其结果，半导体元件ic的导通电阻与半导体元件1a、1b的导通电阻相比进ー步降低。此外，在半导体元件ic中，sige含有层31的下端31b位于比沟道层12的下端12b深的位置。由此，在半导体元件ic中，电场集中被分散到沟槽20的下端20b和sige含有层31的下端31b。其结果，半导体元件1c与半导体元件1a、1b相比，耐压提高。
此外，在半导体元件ic中，由于sige含有层31的下端31b位于比沟道层12的下端12b深的位置，因此空穴排出电阻减小。因此，在半导体元件ic中，与半导体元件1a、1b相比，空穴h容易经由sige含有层31向源极电极51放出。其结果，半导体元件ic的雪崩耐量比半导体元件1a、1b高。(第i实施方式的第3变形例)图7是第i实施方式的第3变形例所涉及的半导体元件的剖面示意图。在图7所示的半导体元件id中，sige含有层31的下端31b位于比半导体元件ic更深的位置。例如,在半导体元件id中，sige含有层31的下端31b位于比第i沟槽20的下端20b深的位置。sige含有层31的底面与漏极层10的表面之间的距离比第i沟槽20的底面与漏极层10的表面之间的距离短。
这样，若sige含有层31形成至比第i沟槽20的底部更深的位置，则电场集中被分散到第i沟槽20的下端20b和sige含有层31的下端31b。由此，例如，热载流子向栅极绝缘膜21的注入被抑制，栅极可靠性提高。此外，由于产生雪崩击穿的位置为sige含有层31的下端附近，因此能够高效地将空穴经由sige含有层31向源极电极51放出。s卩，半导体元件id的雪崩耐量比半导体元件ic更高。此外，在半导体元件id中，与半导体元件ic相比，sige含有层31与漂移层11的接触面积进一歩増大。因此，半导体元件id的漂移层11进ー步受到应力。其结果，与半导体元件ic相比，半导体元件id的漂移层11的流动性进一歩増大。即，半导体元件id的导通电阻与半导体元件ic的导通电阻相比进ー步减小。(第2实施方式)图8是第2实施方式所涉及的半导体元件的剖面示意图。图8所示的半导体元件2的基本结构与半导体元件ib相同。但是，在半导体元件2中，还在第i沟槽20内、栅极电极22下隔着绝缘膜24设置有埋入电极25。埋入电极25与源极电极51或栅极电极22电连接。埋入电极25的材质为例如多晶硅。埋入电极25作为所谓的场板电极(field plate electrode)发挥作用。由此，在半导体元件2中，漂移层11容易经由栅极绝缘膜21而耗尽化。因此，半导体元件2的漂移层11的杂质浓度能够设定为高于半导体元件ib的漂移层11的杂质浓度。由此，半导体元件2的导通电阻低于半导体元件ib的导通电阻。 此外，在半导体元件2中，也设置有sige含有层31，因此沟道层12成为低电阻，进一步实现高雪崩耐量、低恢复损失。(第3实施方式)图9是第3实施方式所涉及的半导体元件的剖面示意图。在图9所示的半导体元件3中，除了半导体元件ib的结构以外，在漂移层11内还设置有与sige含有层31连接的p型的柱层(pillar layer)(第4半导体层)15。柱层15的主要成分为例如硅(si)。设置柱层15的结果是，漂移层11也成为柱状，半导体元件3具有在漏极层10上交替地排列漂移层11和柱层15的超结(super junction)结构。在漂移层11中，埋入有与sige含有层31连接的柱层15，从而耗尽层从柱层15向漂移层11延伸，漂移层11容易耗尽化。因此，半导体元件3的漂移层11的杂质浓度能够设定为高于半导体元件ib的漂移层11的杂质浓度。由此，半导体元件3的导通电阻与半导体元件ib的导通电阻相比进ー步降低。此外，在半导体元件3中，也设 置有sige含有层31，因此沟道层12成为低电阻，进一步实现高雪崩耐量、低恢复损失。在实施方式中，将第i导电型设为η型、第2导电型设为p型进行了说明，但也可以将第i导电型设为p型、第2导电型设为η型来实施。此外，在实施方式中，没有表示末端结构，但不限定于末端结构，使用降低表面电场(resurf :reduced surface field)、场板、保护环等任何结构均能够实施。此外，在实施方式中，关于超结结构的形成エ艺，使用反复进行离子注入和埋入式晶体生长的エ艺、改变加速电压的エ艺等任何エ艺均能够实施。以上，參照具体例说明了实施方式。但是，实施方式不限定于上述具体例。即，只要具有实施方式的特征，则本领域技术人员对上述具体例适当进行了设计上的变更也包含于实施方式的范围。上述各具体例所具备的各要素及其配置、材料、条件、形状及尺寸等不限定于例示，可以适当进行变更。此外，上述各实施方式所具备的各要素在技术上可实现的范围内能够进行组合，组合后只要包含实施方式的特征，则也包含于实施方式的范围。此外，在实施方式的思想范畴内，本领域技术人员能够想到各种变更例及修正例，上述变更例及修正例也属于实施方式的范围。说明了本发明的几个实施方式，但上述实施方式仅是示例，不限定发明的范围。上述新颖的实施方式能够以其他各种方式来实施，在不脱离发明的要g的范围内，能够进行各种省略、置換及变更。上述实施方式及其变形包含于发明的范围及要_，并且包含于权利要求书中所记载的发明及其等同的范围。
权利要求
1.一种半导体元件，其中，包括 第i导电型的第i半导体层； 第i导电型的第2半导体层，设置在上述第i半导体层上，杂质浓度高于上述第i半导体层的杂质浓度； 控制电扱，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第i半导体层的第i沟槽内； 含有sixgei_x或sixgeyc^的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第i半导体层且隔着上述第2半导体层与上述第i沟槽邻接的第2沟槽内； 第i主电极，与上述第i半导体层电连接；以及 第2主电极，与上述第3半导体层连接。
2.根据权利要求i所述的半导体元件，其中， 从上述第3半导体层的表面到内部还设置有第3沟槽，在上述第3沟槽内设置有与上述第2主电极连接的接触层。
3.根据权利要求2所述的半导体元件，其中， 上述接触层是上述第2主电极的一部分。
4.根据权利要求i所述的半导体元件,其中， 上述第2半导体层的下表面和上述第3半导体层的下表面包含于同一平面。
5.根据权利要求i所述的半导体元件,其中， 上述第3半导体层的下端位于比上述第2半导体层的下端深的位置。
6.根据权利要求i所述的半导体元件,其中， 上述第3半导体层的下端位于比上述第i沟槽的下端深的位置。
7.根据权利要求i所述的半导体元件,其中， 在上述第i沟槽内，在上述控制电极下还设置有埋入电扱， 上述埋入电极与上述第2主电极或上述控制电极电连接。
8.根据权利要求i所述的半导体元件,其中， 在上述第i半导体层内，还设置有与上述第3半导体层连接的第2导电型的第4半导体层。
9.根据权利要求8所述的半导体元件，其中， 在上述第i半导体层中设置有超结结构。
10.根据权利要求i所述的半导体元件,其中， 上述第3半导体层及上述控制电极被设置为，在与上述第2半导体层的表面平行的方向上延伸的条状。
11.根据权利要求i所述的半导体元件，其中， 上述第i半导体层及上述第2半导体层是硅层。
12.根据权利要求i所述的半导体元件,其中， 上述第3半导体层的带隙比上述第2半导体层的带隙窄。
13.根据权利要求i所述的半导体元件,其中， 上述第3半导体层的带隙比上述第i半导体层及上述第2半导体层的带隙窄。
14.根据权利要求i所述的半导体元件,其中， 上述第3半导体层的价带与上述第i半导体层及上述第2半导体层的价带之间不连续。
15.根据权利要求i所述的半导体元件,其中， 上述控制电极控制上述第2半导体层与上述第3半导体层之间产生的带间隧道电流。
16.根据权利要求i所述的半导体元件,其中， 上述第3半导体层的晶格常数与上述第i半导体层及上述第2半导体层的晶格常数不同。
全文摘要
一种半导体元件，包括第1导电型的第1半导体层；第1导电型的第2半导体层，设置在上述第1半导体层上；控制电极，隔着绝缘膜设置在从上述第2半导体层的表面到达上述第1半导体层的第1沟槽内；含有sixge1-x或sixgeyc1-x-y的第2导电型的第3半导体层，被设置在从上述第2半导体层的表面到达上述第1半导体层且隔着上述第2半导体层与上述第1沟槽邻接的第2沟槽内；第1主电极，与上述第1半导体层连接；以及第2主电极，与上述第3半导体层连接。上述第2半导体层的杂质浓度高于上述第1半导体层的杂质浓度。
文档编号h01l29/06gk102694010sq20121006998
公开日2012年9月26日 申请日期2012年3月16日 优先权日2011年3月22日
发明者仲敏行, 小野升太郎, 山下浩明, 斋藤涉, 渡边美穗, 谷内俊治 申请人:株式会社东芝