1.本技术涉及显示技术领域，特别涉及一种扫描驱动电路、扫描驱动方法及显示装置。
背景技术：
2.扫描信号作为像素单元的输入信号，用于控制各像素单元所对应的扫描晶体管的通断状态，当某行上的扫描晶体管导通时，数据电压能够作用于该行上的像素单元，从而实现特定画面的显示。然而，在扫描信号由低电平vss切换为高电平vdd时，由于存在切换延迟，导致扫描晶体管的有效充电时间不足，影响画面显示效果。
技术实现要素：
3.为了改善切换延迟对画面显示的影响，本技术提供了一种扫描驱动电路、扫描驱动方法及显示装置。
4.根据本技术实施例的一方面，公开了一种扫描驱动电路，该扫描驱动电路包括多个扫描驱动模块，所述扫描驱动模块包括逻辑控制单元、上拉单元以及下拉单元。其中，所述下拉单元连接至所述逻辑控制单元的第一输出端和第一节点。
5.所述上拉单元包括上拉开关单元、自举电容、第一开关单元以及第二开关单元，所述上拉开关单元的控制端连接第二节点，所述上拉开关单元的第一端连接第三节点，所述第三节点被配置为接收时钟信号，所述上拉开关单元的第二端连接所述第一节点；所述自举电容的一端连接所述第一节点，另一端连接所述第二节点；所述第一开关单元的控制端连接所述逻辑控制单元的第二输出端，所述第一开关单元的第一端连接电压信号源，所述电压信号源用于提供预设电平信号，所述预设电平信号小于所述时钟信号的高电平大于所述时钟信号的低电平，所述第一开关单元的第二端连接所述第一节点；所述第二开关单元的控制端连接所述第三节点，所述第二开关单元的第一端连接所述第二节点，所述第二开关单元的第二端连接所述逻辑控制单元的第二输出端。
6.其中，所述第一开关单元被配置为在所述逻辑控制单元的第二输出端为高电平时导通，以将所述第一节点的电位拉高至所述预设电平信号，所述第二开关单元被配置为在所述时钟信号为高电平时导通，以将所述第一节点的电位拉高至所述时钟信号的高电平。
7.在一种示例性实施例中，所述预设电平信号小于像素单元中的扫描晶体管的导通电压，所述扫描晶体管的控制端连接至所述第一节点。
8.在一种示例性实施例中，所述预设电平信号包括第一电平信号和大于所述第一电平信号的第二电平信号，所述逻辑控制单元的第二输出端为高电平且所述时钟信号为低电平的时段包括第一时段和晚于所述第一时段的第二时段，所述电压信号源被配置为在所述第一时段提供所述第一电平信号，在所述第二时段提供所述第二电平信号。
9.在一种示例性实施例中，所述电压信号源为时序控制器。
10.在一种示例性实施例中，所述第一开关单元、所述第二开关单元为薄膜晶体管。
11.在一种示例性实施例中，所述下拉单元包括下拉开关单元，所述下拉开关单元的控制端连接所述逻辑控制单元的第一输出端，所述下拉开关单元的第一端连接所述第一节点，所述下拉开关单元的第二端连接公共接地端。
12.在一种示例性实施例中，所述多个扫描驱动模块级联，至少部分扫描驱动模块的逻辑控制单元被配置为基于上一级扫描驱动模块的扫描信号输出相应的低电平信号或高电平信号至所述第二输出端，以及，基于下一级扫描驱动模块的扫描信号输出相应的低电平信号或高电平信号至所述第一输出端。
13.根据本技术实施例的一方面，公开了一种显示装置，该显示装置包括显示面板和驱动电路，其中，显示面板包括像素单元阵列；驱动电路用于驱动所述像素单元，其包括前述的扫描驱动电路。
14.在一种示例性实施例中，所述像素单元为自发光式像素单元。
15.本技术的实施例提供的技术方案至少包括以下有益效果：本技术公开的扫描驱动电路，上拉单元设置第一开关单元和第二开关单元，将第一开关单元的控制端连接逻辑控制单元的第二输出端，第一端连接电压信号源，第二端连接第一节点，第一开关单元在逻辑控制单元的第二输出端为高电平时导通；将第二开关单元的控制端连接第三节点，第一端连接第二节点，第二端连接逻辑控制单元的第二输出端，第二开关单元在时钟信号为高电平时导通。通过电压信号源给第一开关单元的第一端提供小于时钟信号的高电平大于时钟信号的低电平的预设电平信号，利用预设电平信号提前拉高第一节点的电平，可以减小第一节点的电平与时钟信号的高电平的电压差，在需要将第一节点的扫描信号切换为时钟信号的高电平时，能够改善由于电平切换延迟导致的扫描晶体管有效充电时间不足问题，同时，减小寄生电容对其他节点的电位耦合影响，提高画面显示效果。
16.根据本技术实施例的一方面，公开了一种扫描驱动方法，该扫描驱动方法用于前述的扫描驱动电路，所述扫描驱动方法包括：在所述逻辑控制单元的第二输出端为高电平且所述时钟信号为低电平时，使所述电压信号源输出预设电平信号至所述第一开关单元的第一端。
17.本技术的实施例提供的技术方案至少包括以下有益效果：本技术公开的扫描驱动方法，在逻辑控制单元的第二输出端为高电平且时钟信号为低电平时，使电压信号源输出预设电平信号至第一开关单元的第一端，可以在时钟信号的高电平来临之前，提前减小第一节点的电平与时钟信号的高电平的电压差，从而改善由于电平切换延迟导致的扫描晶体管有效充电时间不足问题，同时，减小寄生电容对其他节点的电位耦合影响，提高画面显示效果。
18.应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本技术。
附图说明
19.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并于说明书一起用于解释本技术的原理。
20.图1示意性地示出了oled显示器的组成示意图。
21.图2示出了现有扫描驱动电路的电路图。
22.图3示出了现有扫描驱动电路的驱动波形图。
23.图4示意性地示出了像素单元的电路图。
24.图5示意性地示出了本技术一实施例提供的扫描驱动电路的电路图。
25.图6示意性地示出了本技术一实施例扫描驱动电路的驱动波形图。
26.图7示意性地示出了采用本技术与现有技术电平切换时的电压波动比对。
27.图8示意性地示出了本技术一实施例提供的显示装置的组成结构示意图。
28.附图标记说明如下：10、扫描驱动模块；101、逻辑控制单元；q、第一输出端；p、第二输出端；102、上拉单元；m1、上拉开关单元；c、自举电容；t1、第一开关单元；t2、第二开关单元；n1、第一节点；n2、第二节点；n3、第三节点；103、下拉单元；m2、下拉开关单元；100、驱动电路；20、时序控制器；30、数据驱动电路；40、电源电路；200、显示面板；s-tft、扫描晶体管；d-tft、驱动晶体管；cst、第一电容；oled、子像素；c’、寄生电容。
具体实施方式
29.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些示例实施方式使得本技术的描述将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。
30.在本技术的描述中，除非另有说明，“多个”的含义是指两个或两个以上。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个特征。
31.oled（organic light-emitting diode，有机发光二极管）显示器具有响应速度快速和宽视角，并且能够以较高的发光效率产生亮度。oled包括阳极电极、阴极电极、以及形成在阳极电极与阴极电极之间的有机化合物层。有机化合物层包括空穴注入层(hil)、空穴传输层(htl)、发光层(eml)、电子传输层(etl)和电子注入层(eil)。一旦驱动电压施加至阳极电极和阴极电极，穿过空穴传输层(htl)的空穴和穿过电子传输层(etl)的电子就移动至发光层(eml)，由此形成激子，发光层(eml)产生可见光。
32.oled显示器的结构如图1所示，其一般包括显示面板和驱动电路，其中，显示面板设置像素单元（r、g、b）以及必要的布线，驱动电路包括时序控制器20（即，tcon）、扫描驱动电路、数据驱动电路30以及电源电路40等，其中，扫描驱动电路用于输出扫描信号，扫描信号作为像素单元的输入信号，用于控制各像素单元所对应的扫描晶体管的通断状态，当某行上的扫描晶体管导通时，数据电压能够作用于该行上的像素单元，从而实现画面显示。
33.常规的扫描驱动电路的结构如图2所示，其包括逻辑控制部分和输出部分。其中逻辑控制部分用于接收触发信号in（即，扫描信号），并基于接收到的触发信号输出相应的高电平信号或低电平信号至输出部分。输出部分包括上拉电路和下拉电路，其中上拉电路由一个上拉晶体管m1和一个自举电容c组成。上拉晶体管m1的输出端作为扫描信号输出节点，其输出状态可以在时钟信号ck的低电平vss与时钟信号ck的高电平vdd之间切换。下拉电路由一个下拉晶体管m2组成。
34.然而，在扫描信号由低电平vss切换为高电平vdd时，由于存在切换延迟，导致扫描晶体管s-tft（如图4所示）的有效充电时间不足，这就导致扫描晶体管s-tft打开不充分，可能导致数据电压v
data
不能完全写入，影响显示亮度，同时，还会通过寄生电容c’对其他节点的电位产生耦合影响，例如影响扫描晶体管s-tft的栅极漏极电位，影响驱动晶体管d-tft的漏极源极电位。这就给显示器的画面显示效果带来不良影响。
35.为了解决上述问题，本技术一个实施例提供了一种扫描驱动电路，该扫描驱动电路包括多个扫描驱动模块10，每一扫描驱动模块10用于驱动一行的像素单元。如图5所示，扫描驱动模块10包括逻辑控制单元101和输出单元。
36.逻辑控制单元101用于接收扫描信号，并基于接收到的扫描信号输出相应的高电平信号或低电平信号。逻辑控制单元101具有第一输出端q和第二输出端p，第一输出端q和第二输出端p的输出电平相反，当第一输出端q输出为低电平时，第二输出端p输出为高电平，以使输出单元的扫描信号输出节点为高电平，从而导通相应行上的扫描晶体管；当第一输出端q输出为高电平时，第二输出端p输出为低电平，以使输出单元的扫描信号输出节点为低电平，从而关断相应行上的扫描晶体管。
37.多个扫描驱动模块10级联，至少部分扫描驱动模块10的逻辑控制单元101被配置为基于上一级扫描驱动模块10的扫描信号输出相应的低电平信号或高电平信号至第二输出端p，以及，基于下一级扫描驱动模块10的扫描信号输出相应的低电平信号或高电平信号至第一输出端q。示例性地，在上一级扫描驱动模块10的扫描信号（此处特指高电平的扫描信号）来临之前，逻辑控制单元101的第二输出端p输出为低电平，第一输出端q输出为高电平，此时，当前扫描驱动模块10对应的行上的扫描晶体管关断；在上一级扫描驱动模块10的扫描信号（此处特指高电平的扫描信号）来临时，逻辑控制单元101的第二输出端p和第一输出端q的电位发生翻转，逻辑控制单元101的第二输出端p输出为高电平，第一输出端q输出为低电平，此时，当前扫描驱动模块10对应的行上的扫描晶体管导通；在下一级扫描驱动模块10的扫描信号（此处特指高电平的扫描信号）来临时，逻辑控制单元101的第二输出端p和第一输出端q的电位再次发生翻转，逻辑控制单元101的第二输出端p输出为低电平，第一输出端q输出为高电平，此时，当前扫描驱动模块10对应的行上的扫描晶体管关断。
38.需要说明的是，逻辑控制单元101可以是具有第一输入端（图中未示出）和第二输入端（图中未示出），第一输入端可以是连接到下一级扫描驱动模块10的扫描信号输出节点，第二输入端可以是连接到上一级扫描驱动模块10的扫描信号输出节点。当第二输入端收到上一级扫描驱动模块10的高电平扫描信号时，逻辑控制单元101的第二输出端p输出为高电平，第一输出端q输出为低电平。当第一输入端收到下一级扫描驱动模块10的高电平扫描信号时，逻辑控制单元101的第一输出端q输出为高电平，第二输出端p输出为低电平。
39.对于位于第一级的扫描驱动模块10，其第二输入端可以是连接到时序控制器，第二输入端接收时序控制器输出的触发信号，从而输出高电平扫描信号，使对应的行上的扫描晶体管导通。对于位于最后一级的扫描驱动模块10，可以是连接一冗余扫描驱动模块，实现最后一行上的扫描晶体管的关断。
40.其中，逻辑控制单元101可以采用任意现有的逻辑控制单元结构，只要能够实现本技术即可，在此不再对逻辑控制单元101的具体组成结构作进一步的详细描述。
41.在前述实施例中，多个扫描驱动模块10级联，逻辑控制单元101基于上一级扫描驱
动模块10和下一级扫描驱动模块10的扫描信号输出相应的低电平信号或高电平信号，仅为本技术的示例性实施例，实际实施中不以此为限制。
42.参阅图5所示，输出单元包括上拉单元102和下拉单元103。
43.其中，上拉单元102包括上拉开关单元m1、自举电容c、第一开关单元t1以及第二开关单元t2，并包含有第一节点n1、第二节点n2以及第三节点n3。其中，第一节点n1作为扫描驱动模块10的扫描信号输出节点，输出扫描信号scan。第三节点n3作为时钟信号输入节点，被配置为接收时钟信号ck。
44.上拉开关单元m1具有控制端、第一端和第二端，其中，上拉开关单元m1的控制端连接第二节点n2，上拉开关单元m1的第一端连接第三节点n3，上拉开关单元m1的第二端连接第一节点n1。当上拉开关单元m1充分导通时，第一节点n1的电位等于第三节点n3的电位，也即第一节点n1的电位等于时钟信号的高电位，此时扫描驱动模块10输出高电位的扫描信号vdd。
45.在该实施例中，上拉开关单元m1为上拉晶体管，控制端对应为上拉晶体管的栅极，第一端和第二端分别对应为上拉晶体管的源极和漏极。上拉晶体管优选为mos晶体管，抗干扰能力强，功耗低，控制方式简单。
46.在一实施例中，上拉开关单元m1为薄膜晶体管，反应时间快，消耗电力少，有助于实现良好的画面显示效果。
47.可选的，上拉开关单元m1也可以为其他形式的开关单元。
48.第一开关单元t1具有控制端、第一端和第二端，其中，第一开关单元t1的控制端连接逻辑控制单元101的第二输出端p，第一开关单元t1的第一端连接电压信号源，第一开关单元t1的第二端连接第一节点n1。其中，电压信号源用于提供预设电平信号vm，预设电平信号vm小于时钟信号ck的高电平vdd大于时钟信号ck的低电平vss，在逻辑控制单元101的第二输出端p为高电平时，第一开关单元t1导通，将第一节点n1的电位拉高至预设电平信号vm，在逻辑控制单元101的第二输出端p为低电平时，第一开关单元t1关断，预设电平信号vm无法经第一开关单元t1输出到第一节点n1。
49.在该实施例中，第一开关单元t1为晶体管，控制端对应为晶体管的栅极，第一端和第二端分别对应为晶体管的源极和漏极。晶体管优选为mos晶体管，抗干扰能力强，功耗低，控制方式简单。
50.在一实施例中，第一开关单元t1为薄膜晶体管，反应时间快，消耗电力少，有助于实现良好的画面显示效果。
51.可选的，第一开关单元t1也可以为其他形式的开关单元。
52.在该实施例中，预设电平信号vm小于像素单元中的扫描晶体管的导通电压，其中，扫描晶体管的控制端连接至第一节点n1。将预设电平信号vm设置为小于像素单元中的扫描晶体管的导通电压，可以避免预设电平信号vm将像素单元中的扫描晶体管提前导通，导致画面显示异常。
53.在一些实施例中，也可以是设置其他机制来避免像素单元中的扫描晶体管提前导通，此时，预设电平信号vm可以是大于等于像素单元中的扫描晶体管的导通电压。
54.可选的，预设电平信号vm可以是固定的一个电平信号，当第一开关单元t1导通时，将第一节点n1的电位拉高至该固定的一个电平。
55.可选的，预设电平信号vm可以是包括多个不同幅值不同的电平信号。例如，预设电平信号vm包括第一电平信号和大于第一电平信号的第二电平信号，相应的，逻辑控制单元101的第二输出端p为高电平且时钟信号ck为低电平的时段包括第一时段和晚于第一时段的第二时段，电压信号源被配置为在第一时段提供第一电平信号，在第二时段提供第二电平信号。再例如，预设电平信号vm包括第一电平信号、第二电平信号以及第三电平信号，第一电平信号、第二电平信号、第三电平信号的幅值为依次增大，相应的，逻辑控制单元101的第二输出端p为高电平且时钟信号ck为低电平的时段包括第一时段、第二时段以及第三时段，第一时段、第二时段、第三时段对应的时间为依次推后，电压信号源被配置为在第一时段提供第一电平信号，在第二时段提供第二电平信号，在第三时段提供第三电平信号。通过该设置方式，可以分阶段地将第一节点n1的电位拉高。
56.在一实施例中，电压信号源为时序控制器，通过时序控制器的空闲输出通道输出预设电平信号vm，无需额外增加电子器件。当然，电压信号源也可以是额外设置的电压源。
57.第二开关单元t2具有控制端、第一端和第二端，其中，第二开关单元t2的控制端连接第三节点n3，第二开关单元t2的第一端连接第二节点n2，第二开关单元t2的第二端连接逻辑控制单元101的第二输出端p。在时钟信号ck为高电平时，第二开关单元t2导通，以导通上拉开关单元m1，从而将第一节点n1的电位拉高至时钟信号ck的高电平vdd，在时钟信号ck为低电平时，第二开关单元t2关断，上拉开关单元m1关断，时钟信号ck的高电平vdd无法经上拉开关单元m1输出到第一节点n1。
58.在该实施例中，第二开关单元t2为晶体管，控制端对应为晶体管的栅极，第一端和第二端分别对应为晶体管的源极和漏极。晶体管优选为mos晶体管，抗干扰能力强，功耗低，控制方式简单。
59.在一实施例中，第二开关单元t2为薄膜晶体管，反应时间快，消耗电力少，有助于实现良好的画面显示效果。
60.可选的，第二开关单元t2也可以为其他形式的开关单元。
61.自举电容c的一端连接第一节点n1，另一端连接第二节点n2。
62.继续参阅图5，下拉单元103连接至逻辑控制单元101的第一输出端q和第一节点n1，用于将第一节点n1的电位拉低。
63.在该实施例中，下拉单元103包括下拉开关单元m2，下拉开关单元m2具有控制端、第一端和第二端，其中，下拉开关单元m2的控制端连接逻辑控制单元101的第一输出端q，下拉开关单元m2的第一端连接第一节点n1，下拉开关单元m2的第二端连接公共接地端，也即vss。当逻辑控制单元101的第一输出端q输出为高电平时，下拉开关单元m2导通，将第一节点n1的电平下拉至公共接地端的电平，也即将第一节点n1的电平下拉至时钟信号的低电平vss。
64.在该实施例中，下拉开关单元m2为下拉晶体管，控制端对应为下拉晶体管的栅极，第一端和第二端分别对应为下拉晶体管的源极和漏极。下拉晶体管优选为mos晶体管，抗干扰能力强，功耗低，控制方式简单。
65.在一实施例中，下拉开关单元m2为薄膜晶体管，反应时间快，消耗电力少，有助于实现良好的画面显示效果。
66.可选的，下拉开关单元m2也可以为其他形式的开关单元。
67.下面，结合图5和图6对上拉单元102的工作原理进行说明：在t0时刻，第二输出端p为低电平vss，第一开关单元t1关断，预设电平信号vm无法经第一开关单元t1输出到第一节点n1，第一节点n1为低电平，故扫描信号scan为低电平vss。在t1时刻，第二输出端p为高电平v1，时钟信号ck为低电平vss，第一开关单元t1导通，第二开关单元t2关断，预设电平信号vm经第一开关单元t1输出到第一节点n1，故扫描信号scan为预设电平信号vm。在t2时刻，第二输出端p依然为高电平，时钟信号ck也为高电平，第一开关单元t1、第二开关单元t2、上拉开关单元m1均导通，且在自举电容c的作用下，第二输出端p进一步拉升到更高的电平v2，此时，上拉开关单元m1能够充分打开，上拉开关单元m1的第一端与第二端能够达到相同的电位，故第一节点n1为时钟信号ck的高电平vdd，扫描信号scan为时钟信号ck的高电平vdd。在t3时刻，第二输出端p为低电平vss，时钟信号ck为低电平vss，第一节点n1的电位被下拉单元103拉低到低电平vss。
68.需要说明的是，在实际实施中，在需要将第一节点n1的电位拉高至预设电平信号vm时，较佳地，配置时钟信号ck为低电平vss，以确保第二开关单元t2不会提前导通。也即，在时钟信号ck为低电平vss、第二输出端p为高电平时，第一开关单元t1导通，预设电平信号vm经第一开关单元t1输出到第一节点n1。在时钟信号ck为高电平vss且第二输出端p为高电平时，配置第一开关单元t1、第二开关单元t2导通，从而导通上拉开关单元m1，使时钟信号ck的高电平vdd输出到第一节点n1，进而使得扫描信号scan为时钟信号ck的高电平vdd。
69.综上，本技术公开的扫描驱动电路，在上拉单元102设置第一开关单元t1和第二开关单元t2，将第一开关单元t1的控制端连接逻辑控制单元101的第二输出端p，第一端连接电压信号源，第二端连接第一节点n1，第一开关单元t1在逻辑控制单元101的第二输出端p为高电平时导通；将第二开关单元t2的控制端连接第三节点n3，第一端连接第二节点n2，第二端连接逻辑控制单元101的第二输出端p，第二开关单元t2在时钟信号ck为高电平vdd时导通。在时钟信号ck的上升沿到来之前，先通过电压信号源给第一开关单元t1的第一端提供小于时钟信号ck的高电平vdd大于时钟信号ck的低电平vss的预设电平信号vm，利用预设电平信号vm提前拉高第一节点n1的电平，减小第一节点n1的电平与时钟信号ck的高电平vdd的电压差，如图7所示，本技术的第一节点n1的电平与时钟信号ck的高电平vdd的电压差δv小于图2所示扫描驱动电路对应的电压差δv’。在时钟信号ck的上升沿到来时，第一节点n1的电平只需由预设电平信号vm上拉至时钟信号ck的高电平vdd，由于第一节点n1的电平变化幅度小，可以减小寄生电容对其他节点的电位耦合影响，同时，还可以改善由于电平切换延迟导致的扫描晶体管有效充电时间不足问题，提高画面显示效果。
70.本技术还提供了一种扫描驱动方法，该扫描驱动方法可以应用于前述的任意实施例中的扫描驱动电路，该扫描驱动方法包括：在逻辑控制单元的第二输出端为高电平且时钟信号为低电平时，使电压信号源输出预设电平信号至第一开关单元的第一端。
71.在一个实施例中，预设电平信号是固定的一个电平信号，在逻辑控制单元的第二输出端为高电平且时钟信号为低电平时，使电压信号源输出预设的一个电平信号至第一开关单元的第一端。
72.在一个实施例中，预设电平信号包括两个不同幅值不同的电平信号，相应的，逻辑控制单元的第二输出端为高电平且时钟信号为低电平的时段包括第一时段和晚于第一时段的第二时段。在逻辑控制单元的第二输出端为高电平且时钟信号为低电平时，在第一时
段，使电压信号源输出第一电平信号至第一开关单元的第一端，在第二时段，使电压信号源输出第二电平信号至第一开关单元的第一端。
73.在一个实施例中，预设电平信号包括三个不同幅值不同的电平信号，相应的，逻辑控制单元的第二输出端为高电平且时钟信号为低电平的时段包括第一时段和晚于第一时段的第二时段以及晚于第二时段的第三时段。在逻辑控制单元的第二输出端为高电平且时钟信号为低电平时，在第一时段，使电压信号源输出第一电平信号至第一开关单元的第一端，在第二时段，使电压信号源输出第二电平信号至第一开关单元的第一端，在第三时段，使电压信号源输出第三电平信号至第一开关单元的第一端。
74.利用预设电平信号提前拉高第一节点的电平，减小第一节点的电平与时钟信号的高电平的电压差，在时钟信号的上升沿到来时，第一节点的电平只需由预设电平信号上拉至时钟信号的高电平即可，第一节点的电平变化幅度小，可以减小寄生电容对其他节点的电位耦合影响，同时，改善由于电平切换延迟导致的扫描晶体管有效充电时间不足问题，提高画面显示效果。
75.接下来参阅图8所示，本技术还提供了一种显示装置，显示装置包括驱动电路100和显示面板200。驱动电路100与显示面板200连接，用于驱动显示面板200显示画面。
76.显示面板200包括多个像素单元，多个像素单元呈阵列式排布，构成像素单元阵列。其中，像素单元包括扫描晶体管s-tft、驱动晶体管d-tft、第一电容cst以及子像素oled。
77.扫描晶体管s-tft的控制端连接在行线上，也即，连接前述的第一节点n1，扫描晶体管s-tft的第一端连接在列线上，用于接收数据电压v
data
，扫描晶体管s-tft的第二端连接驱动晶体管d-tft的控制端。驱动晶体管d-tft的第一端连接电源elvdd，驱动晶体管d-tft的第二端连接电源elvss，当扫描晶体管s-tft导通时，驱动晶体管d-tft的控制端为高电平，驱动晶体管d-tft导通。第一电容cst的一端连接驱动晶体管d-tft的控制端，也即扫描晶体管s-tft的第二端，第一电容cst的一端连接驱动晶体管d-tft的第二端。
78.可以理解地，扫描晶体管s-tft的控制端对应为扫描晶体管s-tft的栅极，第一端、第二端分别对应为扫描晶体管s-tft的源极和漏极。同样地，驱动晶体管d-tft的控制端对应为驱动晶体管d-tft的栅极，第一端、第二端分别对应为驱动晶体管d-tft的源极和漏极。
79.子像素为oled，oled的阳极连接驱动晶体管d-tft的第二端，oled的阴极连接电源elvss。当驱动晶体管d-tft导通时，oled导通发光，从而实现画面显示。
80.驱动电路100包括上述任一技术方案中所述的扫描驱动电路。扫描驱动电路可以是以面板内栅极(gate in panel，gip or goa)方法形成在显示面板200的边缘区域中，例如，显示面板200包括显示区域和位于边缘的非显示区域，扫描驱动电路形成在显示面板200的非显示区域。
81.驱动电路100还包括时序控制器20、数据驱动电路30以及电源电路40，具体可以参阅图1。其中，数据驱动电路30连接时序控制器20，用于基于时序控制器20的控制信号输出相应的数据电压v
data
至各列数据线上，从而驱动当前导通行上的像素单元，实现画面显示。电源电路40用于提供供电电源elvdd和elvss。
82.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本技术的其它实施方案。本技术旨在涵盖本技术的任何变型、用途或者适应性变化，这些变型、用途或
者适应性变化遵循本技术的一般性原理并包括本技术未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本技术的真正范围和精神由所附的权利要求指出。